برق 19. جمع کننده کامل 1 بیتی زیر آستانه ای در فناوری CMOS 65 نانومتری

خرید این محصول

» :: برق 19. جمع کننده کامل 1 بیتی زیر آستانه ایا باب فناوری CMOS 65 نانومتری

تجمع کننده کامل 1 بیتی زیر آستان ای در فناوری CMOS 65 نانومتری

چکیده 

باب این مقاله، جمع کننده کامل (FA) نوینی عرضه می‌گردد که برای عملکرد با توانهای بسیار پایین بهینه سازی شده است. مدار مذکور، حرف پایه گیتهای XOR اصلاح شده‌ای طراحی گشته که با هدف حداقل سازی مصرف توان در ناحیه زیرآستانه‌ای عمل می کنند. نتایج تالی سازی شده با مدلهای استاندارد CMOS 65 نانومتر انجام شده است. نتایج شبیه سازی، یک بهبود 5 حرف 20 درصدی را در بازه فرکانسی 1Khz تا 20MHz و ولتاژهای اطعام زیر 0.3V نشان میدهد.

مقدمه 

استحاله مقیاس ولتاژ تغذیه  یکی از موثرترین راهها باب کاهش مصرف توان مدارهای دیجیتال است. کارایی این روش بعلت وجود رابطه پایه دوم میان مصرف توان دینامیک و ولتاژ تغذیه باده باشد. اما باب این روش، عملکرد مدار به حافظه رابطه معکوس تاخیر مدار با سطح جریان کاهش می یابد. به همین علت، ولتاژ آستانه را باب فرایندهای زیرمیکرونی ژرف برای رفع این مشکل کاهش می دهند. کاهش ولتاژ آستانه، منجر به افزایش نمایی جریان زیرآستانه  می‌گردد که توانایی استعمال از این ناحیه (زیرآستانه) را در مدارهای منطقی ارزیابی   - با کران نویز قابل قبول - می دهد. بری اعمال روشهای خاص، حاصل زیرآستانه ای سبب کاهش سرعت پاسخگویی (به سبب کاهش جریان) می شود. روانی مورد ارزیابی در این حالت، جریانی است که باب ولتاژ گیت –سورس کوچکتر یا مساوی ولتاژ آستانه و ولتاژ تغذیه نزدیک به ولتاژ آستانه رخ می دهد. همانطور که در شکل 1 دید می شود، نسبت I_on (وقتی ترانزیستور باب حال ارزیابی است) به I_off (وقتی ولتاژ گیت-سورس صفر یا نزدیک صفر است) در مقایسه با Ion/Ioff در ولتاژهای تغذیه‌ی بالا، کوچکتر است. با این حال، باب کاربردهای با مصرف توان بسیار پست (مثل ایمپلنتها یا حسگرهای بدون سیم)، سرعت کاری دغدغه اصلی طراحی نیست، زیرا قیود پهنای باندی در این موارد با مسامحه اعمال می گردد. برای این کاربردها، مهمترین آماج طرح‌ریزی بهینه سازی بمنظور مصرف توان پایین است. جمع تاخت بیت A و B حرف بیت نقلی Cin، بیت SUM (مجموع)  و بیت خروجی نقلی Cout را تولید می‌کند.  

خرید این محصول